Unité pédagogique
VHDL Design and Synthesis
Derniere édition le: 26/09/2022
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Responsable:
RIGAUD Jean-Baptiste
Description générale :
Further
VHDL features, particularly in the field of behavioral modeling
techniques. Introduction to logic synthesis from
Register transfer level
description level .
Mots-clés:
Nombre d’heures à l’emploi du temps:
18
Domaine(s) ou champs disciplinaires:
Langue d’enseignement:
Français
Objectifs d’apprentissage:
| A la fin de l’unité pédagogique, l’élève sera capable de : |
Niveau de taxonomie |
Priorité |
Modalités d’évaluation des apprentissages:
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Part de l'évaluation individuelle
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Part de l'évaluation collective
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Examen sur table :
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100
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Livrable(s) de projet :
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Examen oral individuel :
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Exposé collectif :
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Exposé individuel :
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Exercice pratique collectif :
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Exercice pratique individuel :
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Rapport collectif :
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Rapport individuel :
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Autre(s) : %
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Programme et contenus:
| Type d’activité pédagogique : |
Contenu, séquencement et organisation |
| Lecture |
Reminder and new concepts of VHDL hardware description language : Register, FSM, generic structure |
| Lecture |
Design Methodology : project achitecture, dedicated text editor, scripting methodology |
| Lecture |
Synthesisi designe flow from RTL description level to post synthesis gate level simulatition |
| Lecture |
Advanced testbench modeling : file managing, assert based silmulation |
| Lecture |
Design reuse, arithmetic modeling, counter based structures |
| Evaluation |
Applications through a complete example with industrial CAD tools. Post synthesis simulation. |