Further VHDL features, particularly in the field of behavioral modeling techniques. Introduction to logic synthesis from Register transfer level description level .
| A la fin de l’unité pédagogique, l’élève sera capable de : | Niveau de taxonomie | Priorité |
|---|
| Part de l'évaluation individuelle | Part de l'évaluation collective | ||||
|---|---|---|---|---|---|
| Examen sur table : | 100 | % | Livrable(s) de projet : | % | |
| Examen oral individuel : | % | Exposé collectif : | % | ||
| Exposé individuel : | % | Exercice pratique collectif : | % | ||
| Exercice pratique individuel : | % | Rapport collectif : | % | ||
| Rapport individuel : | % | ||||
| Autre(s) : % | |||||
| Type d’activité pédagogique : | Contenu, séquencement et organisation |
|---|---|
| Séance 1 | Reminder and new concepts of VHDL hardware description language : Register, FSM, generic structure |
| Séance 2 | Design Methodology : project achitecture, dedicated text editor, scripting methodology |
| Séance 3 | Synthesis design flow from RTL description level to post synthesis gate level simulation |
| Séance 4 | Advanced testbench modeling : file managing, assert based silmulation |
| Séance 5 | Design reuse, arithmetic modeling, counter based structures |
| Examen | Applications through a complete example with industrial CAD tools. Post synthesis simulation. |